典型文献
高速流水线结构的大整数乘法器FPGA设计与实现
文献摘要：
大整数乘法是密态数据计算中最为耗时的基本运算操作,提高大数乘法单元的计算速度在全同态加密机器学习等应用中尤为重要.提出了一种输入数据位宽为768 kbit的高速大整数乘法器设计方案,将核心组件64 k点有限域快速数论变换(NTT)分解成16点NTT实现,并通过算法分治处理,细化16点NTT的流水线处理过程.采用加法和移位来实现模减计算单元,并利用高效的无冲突地址生成算法完成数据交互,实现大整数乘法的高速化.该乘法器最后被部署在Altera Stratix-V FPGA开发板上,实验结果表明,电路工作频率为169.23 MHz,大整数乘法计算总体耗时0.317 ms.对比现有的硬件设计,在速度性能上有1.2倍至7.3倍的提升.
文献关键词：
高速;流水线;大整数乘法器;NTT;FPGA
中图分类号：
作者姓名：
涂振兴;王晓蕾;杜高明;李桢旻
作者机构：
合肥工业大学微电子设计研究所,合肥230601
文献出处：
引用格式：
[1]涂振兴;王晓蕾;杜高明;李桢旻-.高速流水线结构的大整数乘法器FPGA设计与实现)[J].微电子学,2022(01):6-11
A类：
大整数乘法器,Stratix
B类：
流水线结构,FPGA,数据计算,计算速度,全同态加密,输入数据,数据位,kbit,有限域,数论变换,NTT,分解成,分治,加法,移位,计算单元,突地,地址,生成算法,数据交互,高速化,Altera,开发板,工作频率,MHz,ms,硬件设计
AB值：
0.297668
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