典型文献
18 bit 20 MS/s流水线ADC架构及行为级模型设计
文献摘要：
为了设计出满足高端仪器仪表、电子通信设备等应用需求的高速高精度模数转换器(Analog-to-Digital Converter,ADC),提出了一种精度为18 bit、采样率为20 MS/s的流水线ADC架构.使用Verilog-A语言对每一级流水级中的子模数转换电路(Sub-Analog-to-Digital Converter,Sub-ADC)、乘法数模转换电路(Multiplying Digital-to-Analog Converter,MDAC)等关键电路进行建模,进而搭建出该ADC的整体行为级模型,并基于Cadence的Spectre仿真平台进行仿真验证.在理想情况下,得到的有效位数(Effective Number of Bits,ENOB)为18.01 bit,信噪失真比(Signal to Noise and Distortion Ratio,SNDR)为110.44 dB,无杂散动态范围(Spurious Free Dynamic Range,SFDR)为122.41 dB,验证了所设计的流水线ADC的架构和行为级模型的正确性.在加入运放有限增益、电容失配等非理想因素后,该Verilog-A行为级模型也有效反映出非理想因素对电路性能的影响.将行为级模型与数字校准算法联合仿真,证明了所设计的数字算法能够有效降低非理想因素对电路性能产生的影响.
文献关键词：
流水线ADC;Verilog-A;ADC架构;行为级模型;非理想因素
中图分类号：
作者姓名：
杨迎;黎飞;刘颖异;唐旭升;苗澎
作者机构：
东南大学微电子学院,南京211100
文献出处：
引用格式：
[1]杨迎;黎飞;刘颖异;唐旭升;苗澎-.18 bit 20 MS/s流水线ADC架构及行为级模型设计)[J].电子与封装,2022(02):54-59
A类：
Multiplying,Bits,运放有限增益
B类：
bit,流水线,ADC,行为级模型,模型设计,仪器仪表,电子通信设备,应用需求,高速高精度,高精度模数转换器,Analog,Digital,Converter,采样率,Verilog,模数转换电路,Sub,法数,数模转换,MDAC,整体行为,Cadence,Spectre,仿真平台,仿真验证,有效位数,Effective,Number,ENOB,信噪失真比,Signal,Noise,Distortion,Ratio,SNDR,dB,无杂散动态范围,Spurious,Free,Dynamic,Range,SFDR,电容失配,非理想因素,数字校准算法,联合仿真,数字算法
AB值：
0.388582
相似文献
机标中图分类号，由域田数据科技根据网络公开资料自动分析生成，仅供学习研究参考。
