典型文献
面向RISC-V处理器的高速浮点单元设计
文献摘要：
浮点单元是高性能处理器的速度瓶颈之一,基于广泛应用的开源RISC-V浮点单元原型,设计了一种面向RISC-V处理器的高速浮点单元.对该原型中时序最差的浮点融合乘加、整数转浮点、除法开方子模块分别进行静态时序分析,并定位其中需要优化的关键模块.针对该浮点单元原型中存在的问题,提出基于算法优化和流水线优化的设计思路,设计基4 Booth-Wallace乘法模块替代原有多位宽乘法模块,设计基于二叉树的并行前导零检测模块替代原有串行前导零检测模块,增加了部分子模块的流水线级数.基于SMIC 55 nm工艺对优化设计前后的RISC-V浮点单元原型进行了性能评估,优化后的工作频率达到820 MHz,提升了39.46％,而面积开销增加了15.14％.
文献关键词：
RISC-V;浮点单元;基4 Booth-Wallace乘法;并行前导零检测
中图分类号：
作者姓名：
常龙鑫;虞致国;钟啸宇;顾晓峰
作者机构：
江南大学物联网技术应用教育部工程研究中心,江苏 无锡214122
文献出处：
引用格式：
[1]常龙鑫;虞致国;钟啸宇;顾晓峰-.面向RISC-V处理器的高速浮点单元设计)[J].电子器件,2022(06):1289-1295
A类：
浮点单元,开方子,并行前导零检测
B类：
RISC,单元设计,高性能处理器,开源,中时,点融合,整数,除法,子模块,静态时序分析,算法优化,流水线,Booth,Wallace,二叉树,检测模块,串行,SMIC,性能评估,工作频率,MHz,开销
AB值：
0.211047
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