典型文献
HDLC数据帧并行搜帧解封装模块的设计与验证
文献摘要：
HDLC信号链路是国际标准化组织(ISO)制定的高级数据链路的控制规程(High Level Data Link Control,HDLC).遵循HDLC标准数据链路层规范,采用硬件描述语言Verilog HDL实现了一种基于并行结构的HDLC搜帧解封装电路,并采用System Verilog技术搭建验证平台,随机生成HDLC数据帧来验证设计正确性.使用Modelsim软件仿真波形,在仿真过程中,对于净荷区数据长度为10个字节的HDLC数据帧,解码器电路工作完成需要16个时钟周期,兼顾了处理速度和灵活性.使用QuartusⅡ软件综合,在Altera CycloneⅤ器件上,电路使用了8块自适应逻辑模块ALM,24个寄存器,35个引脚.
文献关键词：
HDLC协议;搜帧解封装;System Verilog;Modelsim
中图分类号：
作者姓名：
钱勇;刘威
作者机构：
武汉大学物理科学与技术学院,湖北武汉430072
文献出处：
引用格式：
[1]钱勇;刘威-.HDLC数据帧并行搜帧解封装模块的设计与验证)[J].电子技术应用,2022(01):80-83
A类：
搜帧解封装
B类：
HDLC,数据帧,设计与验证,国际标准化组织,ISO,制规,High,Level,Data,Link,Control,数据链路层,硬件描述语言,Verilog,并行结构,System,验证平台,Modelsim,软件仿真,荷区,字节,解码器,时钟,处理速度,Quartus,Altera,Cyclone,ALM,寄存器,引脚
AB值：
0.368823
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