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实用计数器的VHDL与Verilog HDL行为建模对比研究
文献摘要：
EDA是数字电子电路设计的一种重要方法.在EDA设计过程中,使用HDL对电路进行建模,是一种常用的方法,HDL模型也成为了EDA设计输入的一种重要的方式.目前,使用较为广泛的HDL包括有:VHDL和Verilog HDL.计数器是一种被经常使用的数字电路,很多设计都会把计数器作为电路模块进行引用.因此,研究使用VHDL和Verilog HDL的行为描述语句实现实用计数器的方法,对于更好地使用HDL开展数字电子电路设计有一定的指导意义.
文献关键词：
电子设计自动化;硬件描述语言;数字电路;计数器;行为建模
中图分类号：
作者姓名：
杨云海;章芬芬
作者机构：
韶关学院信息工程学院,广东韶关 512005
文献出处：
引用格式：
[1]杨云海;章芬芬-.实用计数器的VHDL与Verilog HDL行为建模对比研究)[J].现代信息科技,2022(15):63-66
A类：
B类：
计数器,VHDL,Verilog,行为建模,EDA,电子电路设计,设计过程中,数字电路,电路模块,行为描述,语句,电子设计自动化,硬件描述语言
AB值：
0.242601
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