典型文献
一种低延迟同态加密电路设计
文献摘要：
为了解决同态加密方案加密所需时间太长的问题,文章基于改进的脉动阵列技术提出一种优化的硬件架构对GSW(Gentry-Sahai-Waters)全同态加密算法中的加密部分进行硬件加速.GSW全同态加密算法在不同的安全等级下选取的安全参数不同,若安全等级越高,则安全参数数值越大,对于所需的硬件资源开销也会越大.为了能够在有限的硬件资源中完成硬件设计,选取安全等级为20位,分别对位宽为2、4、8、10 bit明文数据进行加密,并将硬件设计所需加密时间与CPU加速该算法时间进行对比.另外,为了降低由于访问存储器带来的额外功耗以及提高数据利用率,提出一种数据拼接及复用方法,最终基于现场可编程逻辑门阵列(field programmable gate array,FPGA)硬件实现GSW全同态加密算法.实验结果表明,相比于软件实现,该设计方法可以缩短97.26％ 的加密时间.
文献关键词：
同态加密;脉动阵列;访存优化;数据拼接及复用;低延迟
中图分类号：
作者姓名：
徐鹏飞;李桢旻;王晓蕾;杜高明
作者机构：
合肥工业大学 电子科学与应用物理学院 ,安徽 合肥 230601
文献出处：
引用格式：
[1]徐鹏飞;李桢旻;王晓蕾;杜高明-.一种低延迟同态加密电路设计)[J].合肥工业大学学报（自然科学版）,2022(08):1046-1050
A类：
Gentry,Sahai,数据拼接及复用
B类：
低延迟,密电,电路设计,太长,脉动阵列,硬件架构,GSW,Waters,全同态加密算法,硬件加速,安全等级,安全参数,数数,硬件资源,开销,硬件设计,bit,明文,设计所,CPU,存储器,外功,功耗,数据利用率,现场可编程逻辑门阵列,field,programmable,gate,array,FPGA,硬件实现,软件实现,访存优化
AB值：
0.287274
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