典型文献
32位RISC-V处理器中乘法器的优化设计
文献摘要：
针对32位RISC-V"蜂鸟E203"处理器的乘法器部分积压缩延时较大的问题,该文改进5-2压缩器,提出一种由新型5-2压缩器和4-2压缩器相结合的Wallace树形压缩结构,压缩基4 Booth编码产生的部分积,提高部分积压缩的压缩效率,优化设计出一种改进的32位有/无符号乘法器,减少乘法指令执行周期和乘法器关键路径延时,提高乘法器的运算速度.利用Modelsim仿真验证了乘法器功能的正确性.基于SIMC 180 nm工艺,采用Synopsys的Design Compile工具进行综合处理,结果表明,单次乘法指令执行周期减少了88.2％,关键路径延时为2.43 ns.
文献关键词：
RISC-V处理器;乘法器;压缩器;Booth编码
中图分类号：
作者姓名：
唐俊龙;汤孟媛;吴圳羲;卢英龙;邹望辉
作者机构：
长沙理工大学物理与电子科学学院,湖南长沙410114;柔性电子材料基因工程湖南省重点实验室,湖南长沙410114
文献出处：
引用格式：
[1]唐俊龙;汤孟媛;吴圳羲;卢英龙;邹望辉-.32位RISC-V处理器中乘法器的优化设计)[J].电子设计工程,2022(06):61-65
A类：
Compile
B类：
RISC,处理器,乘法器,蜂鸟,E203,积压,压缩器,Wallace,树形,压缩结构,Booth,压缩效率,行周期,关键路径,路径延时,Modelsim,仿真验证,SIMC,Synopsys,Design,综合处理,ns
AB值：
0.354155
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