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基于MIPS32指令集对斐波那契数列的设计与实现
文献摘要：
基于MIPS32指令集架构设计了一款可以实现斐波那契数列的处理器.处理器设计没有运用经典五级流水线技术,而是设计了六级流水线,并且采用数据定向前推的方法解决数据相关问题以及延迟转移,采用分支延迟槽的方法解决控制相关问题.设计完成后,使用Modelsim仿真软件对处理器进行指令集及功能仿真,仿真结果表明,在50 MHz时钟频率下处理器指令集及功能正常运行.最后,在FPGA开发板上进行验证,实现了软件与硬件交互,验证结果表明,该设计可以正确实现斐波那契数列,满足预期设计要求.
文献关键词：
MIPS32;处理器;斐波那契数列;FPGA
中图分类号：
作者姓名：
吴亚文;韩跃平;唐道光
作者机构：
中北大学信息与通信工程学院,太原030051;山西百信信息技术有限公司
文献出处：
引用格式：
[1]吴亚文;韩跃平;唐道光-.基于MIPS32指令集对斐波那契数列的设计与实现)[J].单片机与嵌入式系统应用,2022(08):70-74
A类：
MIPS32
B类：
斐波那契数列,指令集架构,架构设计,处理器设计,五级,流水线技术,六级,Modelsim,MHz,时钟,下处,FPGA,开发板
AB值：
0.254122
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