存储器控制器技术研究对于大幅降低处理器访问存储器带来的时间延迟、缓解"存储墙"问题有着十分重要的意义,常规的依赖MIG IP核设计的存储器控制器难以进行访存延迟的测试.文中选取MT41K128M16JT型号DDR3 SDRAM,基于FPGA设计DDR3 SDRAM控制器的控制模块.首先研究DDR3 SDRAM的工作原理及状态转换图;接着将控制模块划分为初始化模块、刷新模块、状态产生模块、状态控制模块四部分,使用Verilog语言进行RTL级代码实现,找到关键的时序延迟接口;最后在ModelSim中完成DDR3 SDRAM控制器控制模块的仿真.仿真结果表明,初始化、刷新等模块的输出波形满足设计的时序要求,写入的数据与读出的数据一致,可有效实现对DDR3 SDRAM初始化、刷新、写、读功能的控制.DDR3 SDRAM控制器底层代码的编写为访存延迟的测试提供了可能.

控制器设计;DDR3 SDRAM;访存延迟;仿真测试;FPGA;Verilog HDL

北京航空航天大学 可靠性与系统工程学院,北京 100191;工业和信息化部电子第四研究院,北京 100037

[1]黄姣英;赵如豪;王琪;高成-.基于FPGA的DDR3 SDRAM控制器设计)[J].现代电子技术,2022(22):68-74

MT41K128M16JT,刷新模块

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