典型文献
基于宏块的HEVC编码器数据存取架构
文献摘要：
新一代视频编码标准(High Efficiency Video Coding,HEVC)与AVC/H.264相比,在相同视觉质量条件下可以节省50％的码率,但HEVC视频编码器的FPGA硬件实现非常复杂,对视频数据存取要求非常高,特别是编码所需的原始图像和参考图像数据的存取.本文根据HEVC的CTU块编码流程,提出了一种满足高效编码器实时编码所需数据的存取实现方案,给编码器实现实时编码创造有利条件,实现了HEVC视频编码器所需数据的高效稳定的读写.整个设计在VCS仿真环境上验证了读写逻辑的正确性,并在Intel公司的Arria10型号FPGA板上通过了在线测试.测试结果表明,在DDR4接口工作在266 MHz频率下,按本文设计的存储器架构可以满足编码器实现1080P120@fps的编码所需数据的读写.
文献关键词：
视频编码;数据传输;DDR;FPGA
中图分类号：
作者姓名：
黄霖;施隆照;付文恺
作者机构：
福州大学物理与信息工程学院
文献出处：
引用格式：
[1]黄霖;施隆照;付文恺-.基于宏块的HEVC编码器数据存取架构)[J].中国集成电路,2022(06):44-50,77
A类：
Arria10,1080P120
B类：
HEVC,编码器,数据存取,视频编码标准,High,Efficiency,Video,Coding,AVC,视觉质量,码率,FPGA,硬件实现,非常复杂,对视,视频数据,原始图像,参考图像,图像数据,CTU,块编码,码流,实时编码,实现方案,有利条件,高效稳定,读写,VCS,仿真环境,Intel,在线测试,DDR4,MHz,存储器,fps,数据传输
AB值：
0.443078
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