典型文献
一种基于FPGA+DDR3的雷达数据高速重排方法
文献摘要：
由于现场可编程门阵列(FPGA)处理速度快、数据吞吐量大,双倍速率同步动态随机存储器(DDR)存储容量大、价格低,因此多数雷达均采用FPGA+DDR3的架构实现数据重排.但由于DDR3跳变地址读写效率低,导致重排速度慢,已不能满足现代雷达对信号处理速度提出的要求.因此本文提出了一种高速重排方法,通过数据拼接、按块读取、设计同时读写时序等操作,可大幅度减少地址跳变次数,提升重排速度,以满足现代雷达对信号处理速度提出的要求.
文献关键词：
FPGA;DDR3;跳变地址读写;重排
中图分类号：
作者姓名：
黄禹铭
作者机构：
中国电子科技集团公司第二十九研究所 成都 610036
文献出处：
引用格式：
[1]黄禹铭-.一种基于FPGA+DDR3的雷达数据高速重排方法)[J].火控雷达技术,2022(02):70-74
A类：
FPGA+DDR3,跳变地址读写
B类：
雷达数据,重排,现场可编程门阵列,处理速度,吞吐量,双倍,倍速,率同,同步动态随机存储器,存储容量,价格低,速度慢,信号处理,数据拼接,读取,升重
AB值：
0.256535
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