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一种延迟可控的异步FIFO电路设计
文献摘要：
基于传统异步FIFO延迟电路设计了 一种延迟可控的异步FIFO电路.该电路在实现数据跨时钟域传输的同时增加了延迟控制模块,通过调节读指针与写指针的差值实现整数延迟的控制,通过调节读时钟与写时钟的相位差实现高精度的小数延迟控制.建立VCS验证平台,进行功能验证.结果表明,该FIFO电路实现了数据跨时钟域传输和延迟动态控制,在多芯片同时工作时可用于补偿数据源未对齐引起的输出偏斜.基于180 nm标准CMOS工艺库完成逻辑综合,读、写时钟频率分别为389 MHz、778 MHz,占用逻辑资源面积41 071 μm2.
文献关键词：
FIFO;插值率;整数延迟;小数延迟
中图分类号：
作者姓名：
陈婷婷;陆锋;万书芹;邵杰
作者机构：
江南大学物联网工程学院,江苏无锡214122;中国电子科技集团公司第五十八研究所,江苏无锡214035
文献出处：
引用格式：
[1]陈婷婷;陆锋;万书芹;邵杰-.一种延迟可控的异步FIFO电路设计)[J].微电子学,2022(01):42-46
A类：
整数延迟,小数延迟,插值率
B类：
异步,FIFO,电路设计,延迟电路,跨时钟域,控制模块,指针,相位差,VCS,验证平台,功能验证,电路实现,动态控制,多芯,数据源,对齐,偏斜,CMOS,逻辑综合,MHz
AB值：
0.316741
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