典型文献
基于FPGA的低功耗YOLO加速器设计
文献摘要：
为了降低在边缘计算端部署YOLO网络的功耗和硬件资源消耗,基于现场可编程门阵列(FPGA)提出了一种低功耗Tiny YOLOv3网络加速器.在卷积层IP设计中,采用了通道交错方法加速传统卷积计算,使用16位定点数优化数据位宽,同时利用层分组方法来降低数据传输延迟,通过输入输出通道折叠的方法来降低硬件资源的消耗.在系统实现阶段,通过在Vivado SDK中设置不同拓扑参数对Tiny YOLOv3网络进参数配置.实验结果表明,当工作频率为100 MHz时,与Intel CPU以及ARM CPU相比,分别加速了17倍和289倍.与基于GPU及其他FPGA的YOLO实现相比,该系统可以显著降低硬件资源消耗以及功耗.
文献关键词：
YOLO算法;现场可编程门阵列;低功耗;并行加速器;可动态配置;卷积神经网络
中图分类号：
作者姓名：
李钦祚;肖灯军
作者机构：
中国科学院空天信息创新研究院,北京100190;中国科学院大学电子电气与通信工程学院,北京100049
文献出处：
引用格式：
[1]李钦祚;肖灯军-.基于FPGA的低功耗YOLO加速器设计)[J].电子设计工程,2022(20):6-12
A类：
并行加速器
B类：
FPGA,低功耗,加速器设计,边缘计算,端部,硬件资源,资源消耗,现场可编程门阵列,Tiny,YOLOv3,网络加速,卷积层,卷积计算,定点数,数据位,组方,来降,数据传输,传输延迟,输入输出,折叠,系统实现,Vivado,SDK,拓扑参数,参数配置,工作频率,MHz,Intel,CPU,ARM,别加,GPU,可动态配置
AB值：
0.412484
相似文献
机标中图分类号，由域田数据科技根据网络公开资料自动分析生成，仅供学习研究参考。
