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基于FPGA的SOC原型验证时钟方案研究
文献摘要：
在基于FPGA的SOC原型验证过程中,由于SOC芯片的时钟网络比较庞大并且复杂,不能直接用在FPGA芯片上,所以需要对原型验证时钟方案进行研究.本文针对SOC芯片原型验证的时钟方案,从时钟网络简化、多片FPGA时钟同步、门控时钟转换和时钟降频四个方面来分析,给出一套完整的时钟解决方案及设计方法.
文献关键词：
SOC原型验证;FPGA;时钟网络;时钟同步;门控时钟;时钟降频
中图分类号：
作者姓名：
李文晶
作者机构：
上海复旦微电子集团股份有限公司
文献出处：
引用格式：
[1]李文晶-.基于FPGA的SOC原型验证时钟方案研究)[J].中国集成电路,2022(12):51-55
A类：
时钟降频
B类：
FPGA,SOC,原型验证,方案研究,验证过程,时钟网络,网络比较,多片,时钟同步,门控时钟,方案及设计
AB值：
0.237914
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