典型文献
基于FPGA的软件锁相环分析与实现
文献摘要：
针对无线通信网络对时钟的要求,时钟的信号精度直接影响到系统的性能.FPGA芯片自带的SerDes模块从BBU发送过来的光信号中恢复出数据时钟,VC-TCXO器件产生10 MHz本地时钟,通过FPGA进行鉴相,结合PID算法实现软件锁相,获取一个稳定的10 MHz时钟,并以此时钟作为参考时钟,同步分发给各功能单元使用.结果表明,该软件锁相环动态响应速度快、稳定性高,准确度优于0.05 ppm,已经广泛应用在LTE无线时钟系统中,对5G和NB-IoT等时钟同步要求较高的系统同样有借鉴意义.
文献关键词：
FPGA;LMX2306;软件锁相环(SPLL);时钟同步
中图分类号：
作者姓名：
康晋;曹旭;姜育生
作者机构：
杨凌职业技术学院,陕西杨凌712100;陕西西北民航招标咨询有限公司,陕西西安710065;陕西工商职业学院,陕西西安710119
文献出处：
引用格式：
[1]康晋;曹旭;姜育生-.基于FPGA的软件锁相环分析与实现)[J].电子设计工程,2022(17):37-40
A类：
数据时钟,TCXO,LMX2306,SPLL
B类：
FPGA,软件锁相环,无线通信网络,信号精度,自带,SerDes,BBU,发送,送过来,光信号,复出,VC,MHz,本地时钟,鉴相,PID,算法实现,发给,功能单元,该软件,动态响应速度,响应速度快,ppm,LTE,时钟系统,NB,IoT,时钟同步
AB值：
0.407025
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