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应用于有源相控阵的锁相环分频器设计
文献摘要：
文章基于130 nm SiGe BiCMOS工艺设计实现了一种1×7的二分频器链,链路前四级采用电流型逻辑(current mode logic,CML)实现,后三级采用电压型逻辑(voltage mode logic,VML)实现;并设计了电平转换模块,解决2种形式电路匹配问题,实现链路前后的级联.此外完成了分频器链的版图设计,尺寸为1146×647μm2,并对分频器进行仿真实验,在20 G Hz的输入信号下,得到156.25 M Hz的信号输出,实现128分频.最后进行系统仿真,将该分频器链应用到锁相环(phase locked loop,PLL)系统的反馈回路中,当输入参考信号为156.25 M Hz时,经过400 ns后PLL进入锁定状态,输出信号频率为20 GHz,实现了128倍的频率放大.
文献关键词：
锁相环(PLL);分频器;压控振荡器(VCO);鉴频鉴相器(PFD);电荷泵(CP)
中图分类号：
作者姓名：
董飞翔;何晴;李庄;陶小辉;曹锐;桑磊
作者机构：
合肥工业大学 电子科学与应用物理学院,安徽 合肥 230601;中国电子科技集团公司 第三十八研究所,安徽 合肥 230088
文献出处：
引用格式：
[1]董飞翔;何晴;李庄;陶小辉;曹锐;桑磊-.应用于有源相控阵的锁相环分频器设计)[J].合肥工业大学学报（自然科学版）,2022(02):203-207
A类：
B类：
有源相控阵,锁相环,分频器,SiGe,BiCMOS,工艺设计,设计实现,链路,四级,电流型,current,mode,logic,CML,压型,voltage,VML,电平转换,转换模块,匹配问题,版图设计,信号输出,系统仿真,phase,locked,loop,PLL,反馈回路,参考信号,ns,输出信号,GHz,压控振荡器,VCO,鉴频鉴相器,PFD,电荷泵,CP
AB值：
0.46208
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