典型文献
基于FPGA的SqueezeNet推断加速器设计
文献摘要：
针对轻量型深度神经网络SqueezeNet存在中间流动数据量大及消耗计算周期长等问题,文中提出以处理块结构划分整个网络来加速计算.每个处理块由Expand层和Squeeze层组成.以Squeeze层结束的处理块结构减少了计算模块与内存间流动的中间数据量,降低了读写消耗.利用激活函数的特性,在核心计算模块引入提前结束卷积计算技术,并为其设计有效索引生存单元、有效索引控制取值单元和卷积判断单元,可跳过卷积计算中无效值占用的计算量和计算周期.实验结果表明,该加速器能减少55.38％的数据流动量,并将无效值所占的计算量和计算周期减少14.68％.
文献关键词：
轻量型深度网络;SqueezeNet;处理块;激活函数;提前结束卷积计算;有效索引;无效值;计算周期
中图分类号：
作者姓名：
储萍;倪伟
作者机构：
合肥工业大学电子科学与应用物理学院,安徽合肥230009
文献出处：
引用格式：
[1]储萍;倪伟-.基于FPGA的SqueezeNet推断加速器设计)[J].电子科技,2022(02):20-26
A类：
提前结束卷积计算,有效索引,轻量型深度网络
B类：
FPGA,SqueezeNet,加速器设计,深度神经网络,流动数,数据量,计算周期,处理块,块结构,Expand,读写,激活函数,心计,计算技术,存单,制取,无效值,计算量,数据流动,流动量
AB值：
0.251573
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