典型文献
基于发射极耦合逻辑结构的低相噪鉴频鉴相器设计
文献摘要：
在现代通信系统中,具有优异相位噪声的鉴频鉴相器(phase frequency detector,PFD)对锁相环(phase locked loop,PLL)来说至关重要.基于0.18μm SiGe HBT工艺设计一款超低相噪PFD.为消除鉴相死区对PLL相位噪声的影响,加入复位延时单元.PFD的逻辑电路均采用发射级耦合逻辑(emitter coupled logic,ECL)结构,从而获得-156 dBc/Hz@10 kHz超低相噪特性.在5 V电源电压下,PFD的工作频率可以达到1 GHz,且在复位脉冲宽度为145 ps时鉴相范围拓宽到[-1.56π,1.56π].
文献关键词：
锁相环;鉴频鉴相器;ECL;1/f噪声;相位噪声
中图分类号：
作者姓名：
黄洋洋;陈昌明
作者机构：
成都信息工程大学通信工程学院,四川 成都610225
文献出处：
引用格式：
[1]黄洋洋;陈昌明-.基于发射极耦合逻辑结构的低相噪鉴频鉴相器设计)[J].成都信息工程大学学报,2022(04):401-405
A类：
B类：
发射极,耦合逻辑,逻辑结构,低相噪,鉴频鉴相器,现代通信系统,异相,相位噪声,phase,frequency,detector,PFD,锁相环,locked,loop,PLL,SiGe,HBT,工艺设计,死区,复位,延时,逻辑电路,emitter,coupled,logic,ECL,dBc,kHz,电源电压,工作频率,GHz,脉冲宽度,ps
AB值：
0.400477
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