典型文献
基于择多-非-图的忆阻加法器设计
文献摘要：
针对基于忆阻器的数字逻辑设计中存在延时开销和面积开销较高的问题,提出了 一种双择多-非-图(Double Majority-Inverter-Graph,DMIG)逻辑.该逻辑能在一个时钟周期内同步实现2个择多-非-图逻辑.通过初始化DMIG结构中的忆阻器为不同的逻辑状态,并在DMIG结构的两端施加不同的电压,在一步内并行实现了两种不同的基础逻辑门.此外,利用逻辑综合方法优化全加器的布尔逻辑表达式,进一步设计了基于DMIG的一位全加器,并针对延时和面积开销两个性能分别提出了两种不同的优化方法.在Spice仿真环境下利用VTEAM模型仿真验证了 DMIG和全加器,电路的延时开销和面积开销大幅度降低.延时优化加法器设计利用4个忆阻器通过4个步骤来实现,而面积优化加法器设计利用3个忆阻器通过5个步骤来实现.与现有的逻辑设计相比,所提出的设计减少了运算步骤及所需忆阻器数量,有效地优化了忆阻加法器性能.
文献关键词：
忆阻器;非易失计算;存内逻辑设计;择多-非-图;全加器
中图分类号：
作者姓名：
李志刚;陈辉;刘鹏;武继刚
作者机构：
广东工业大学计算机学院,广东广州510006
文献出处：
引用格式：
[1]李志刚;陈辉;刘鹏;武继刚-.基于择多-非-图的忆阻加法器设计)[J].微电子学与计算机,2022(05):104-110
A类：
DMIG,VTEAM,非易失计算,存内逻辑设计
B类：
加法器,忆阻器,数字逻辑,开销,Double,Majority,Inverter,Graph,时钟,初始化,基础逻辑,逻辑门,逻辑综合,综合方法,方法优化,全加器,布尔,逻辑表达,Spice,仿真环境,下利,模型仿真验证,大幅度降低,延时优化,设计利用,面积优化
AB值：
0.292945
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