典型文献
低硬件成本256点FFT处理器的IP核设计
文献摘要：
设计了一种基于现场可编程门阵列(Field programmable gate array,FPGA)的低硬件成本256点快速傅里叶变换(Fast Fourier transform,FFT)处理器的IP核.采用按频率抽取的基-24算法和单路延迟负反馈(Single-path delay feedback,SDF)流水线架构用于减少旋转因子的复数乘法运算复杂度.为了降低硬件成本,提出了一种串接正则有符号数(Canonical signed digit,CSD)常数乘法器取代常用的布斯乘法器用来完成旋转因子W 2i56与对应序列的复数乘法运算,同时这种乘法器还能够移除存储旋转因子系数的只读存储器(Read only memory,ROM).该处理器IP核基于QUARTUS PRIME平台进行综合,在Cyclone 10LP FPGA上实现.结果显示,该FFT处理器最高工作频率为100 MHz,对于24位符号数FFT运算,逻辑单元(Logic elements,LEs)使用量与记忆体位(Memory bits,MBs)使用量仅为3978 LEs和6456 MBs.
文献关键词：
快速傅里叶变换;旋转因子;串接CSD常数乘法器;流水线架构;硬件成本
中图分类号：
作者姓名：
于建;范浩阳
作者机构：
河北民族师范学院物理与电子工程学院,承德 067000
文献出处：
引用格式：
[1]于建;范浩阳-.低硬件成本256点FFT处理器的IP核设计)[J].数据采集与处理,2022(04):917-925
A类：
2i56,QUARTUS,10LP,LEs
B类：
硬件成本,FFT,处理器,核设计,现场可编程门阵列,Field,programmable,gate,array,FPGA,快速傅里叶变换,Fast,Fourier,transform,负反馈,Single,path,delay,feedback,SDF,流水线架构,旋转因子,复数乘法,乘法运算,运算复杂度,串接,正则,号数,Canonical,signed,digit,CSD,乘法器,布斯,器用,移除,只读,读存储器,Read,only,memory,ROM,该处,PRIME,Cyclone,工作频率,MHz,Logic,elements,记忆体,Memory,bits,MBs
AB值：
0.427528
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