典型文献
基于RISC-V处理器的TileLink与AXI4总线桥设计与实现
文献摘要：
RISC-V是近年提出的一种开源精简指令集架构,TileLink总线是专为RISC-V处理器设计的片上总线.为使RISC-V处理器灵活适配更多已有的AXI4 IP资源,提出一种高效率TileLink与AXI4总线桥设计方案,其中由一系列功能子模块匹配总线间数据传输方式的差异,以流水线传输形式实现数据跨协议的传输,增加总线桥的数据吞吐量.在实现总线桥不同通道间的转换时,采用不同的仲裁策略,在AXI4总线的响应转换过程中,采用固定优先级仲裁,优先转换数据响应,保证系统整体运行效率;在AXI4总线的写数据和读数据事务转换过程中,采用轮询仲裁,保证写数据和读数据的公平性,均衡分配目标通道带宽,提高总线带宽利用率和系统传输效率.从模块级用TileLink随机测试激励对总线桥进行仿真验证,并通过在RISC-V处理器上挂载AXI4接口 PCI Express根复合体,从FPGA系统级进行验证,结果表明,设计的总线桥能够正确转换协议,并且能较大提高系统带宽利用率.总线桥在SMIC 55 nm CMOS工艺下进行了 ASIC实现,工作频率达714 MHz,版图面积405×405 μm2.
文献关键词：
RISC-V;总线桥;TileLink总线;AXI4总线;流水线传输
中图分类号：
作者姓名：
洪广伟;崔超;虞致国;顾晓峰
作者机构：
物联网技术应用教育部工程研究中心,江苏无锡2140122;江南大学电子工程系,江苏无锡214122
文献出处：
引用格式：
[1]洪广伟;崔超;虞致国;顾晓峰-.基于RISC-V处理器的TileLink与AXI4总线桥设计与实现)[J].微电子学与计算机,2022(04):100-108
A类：
TileLink,流水线传输
B类：
RISC,AXI4,总线桥,开源,精简指令,指令集架构,专为,处理器设计,子模块,模块匹配,线间,数据传输,传输方式,加总,吞吐量,仲裁,应转,转换过程,固定优先级,保证系统,系统整体,读数据,轮询,公平性,均衡分配,通道带宽,线带,传输效率,随机测试,仿真验证,挂载,PCI,Express,复合体,FPGA,系统级,转换协议,系统带宽,SMIC,CMOS,ASIC,工作频率,MHz,版图,图面
AB值：
0.322056
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