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基于P2020处理器局部总线锁存处理分析
文献摘要：
局部总线接口是P2020处理器应用场景较多的接口之一,为了节省芯片管脚数量,P2020芯片对局部总线进行了地址数据管脚复用,因此,硬件需要设计锁存器来区分地址和数据信号.当使用FPGA实现锁存器功能时,如果不考虑FPGA布线带来的时序误差,容易出现锁存地址出错的情况,文章通过分析P2020处理器局部总线锁存功能,结合逻辑时序分析,设计了一种同步锁存处理的逻辑方案,对地址信号锁存时进行时钟同步设计,最终使逻辑实现锁存器达到稳定锁存地址的效果.
文献关键词：
P2020处理器;局部总线;FPGA锁存器;时序分析
中图分类号：
作者姓名：
郭京;胡益诚;刘博
作者机构：
中航工业西安航空计算技术研究所,陕西西安710068
文献出处：
引用格式：
[1]郭京;胡益诚;刘博-.基于P2020处理器局部总线锁存处理分析)[J].电脑知识与技术,2022(09):17-18,21
A类：
P2020,局部总线
B类：
处理器,处理分析,总线接口,管脚,脚数,对局,地址,复用,锁存器,数据信号,FPGA,布线,线带,出错,时序分析,时钟同步,同步设计,终使,逻辑实现
AB值：
0.240966
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