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一种低功耗倍频延迟锁相环设计
文献摘要：
多相时钟是集成电路的关键模块之一,在模拟数字转换器(Analog-to-Digital Converter,ADC),或是时间数字转换器(Time-to-Digital Converter,TDC)等电路中有大量的应用.多相时钟通常由延迟锁相环(Delay-Locked Loop,DLL)与锁相环(Phase-Locked Loop,PLL)产生.然而传统DLL无法倍频,PLL会有抖动累积等问题.此外,DLL与PLL的功耗通常较大.针对这些问题,本文提出了 一种低功耗防错锁倍频延迟锁相环(Multiplying Delay-Locked Loop,MDLL).该设计采用一种低功耗的电荷泵结构,以及能切换为压控振荡器的压控延迟线,使电路功能在DLL与PLL之间切换,在倍频的同时能够周期地消除抖动累积.同时加入了防错锁电路,以避免MDLL锁定在错误的频率.基于HHGrace 0.11μmCOMS工艺进行了流片验证,芯片面积约为0.03 mm2.测试结果表明,此电路能够将输入参考时钟倍频32倍输出,输出时钟频率范围为54.4 MHz-92.8 MHz,电路功耗为216μW-312 μW.在输出时钟频率为80 MHz的情况下,均方根抖动为116.3ps(0.93％).
文献关键词：
延迟锁相环;时钟抖动;低功耗;电荷泵
中图分类号：
作者姓名：
诸荣臻;潘意杰;唐中
作者机构：
浙江大学,浙江杭州311200;中国科学院信息技术应用研究院,浙江宁波315040;清华大学计算机科学与技术系,北京100084
文献出处：
引用格式：
[1]诸荣臻;潘意杰;唐中-.一种低功耗倍频延迟锁相环设计)[J].微电子学与计算机,2022(12):93-99
A类：
Multiplying,MDLL,HHGrace,mCOMS,3ps
B类：
低功耗,倍频,延迟锁相环,集成电路,模拟数字转换,Analog,Digital,Converter,ADC,时间数字转换器,Time,TDC,量的应用,Delay,Locked,Loop,Phase,PLL,防错,电荷泵,压控振荡器,延迟线,流片,mm2,MHz,时钟抖动
AB值：
0.259355
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