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面向Zynq平台的卷积神经网络单元设计与实现
文献摘要：
当前,卷积神经网络越来越多的应用于工业生产中,传统的基于CPU及GPU的神经网络平台存在体积大、能耗高等缺点,在工业生产现场部署存在困难.基于ARM的嵌入式平台虽然易于部署,但存在算力低的缺点,难以高效的实现卷积神经网络.针对此问题,本文设计并实现了一种基于Zynq平台的卷积神经网络单元,通过充分利用Zynq平台上FPGA端并行计算的特点,对卷积神经网络中卷积层进行加速,使用高层次综合(High-Level Synthesis,HLS)进行卷积层和池化层IP核的设计,并针对性的给出优化方案.最终实现在嵌入式平台上对手写数字的高效识别.经实验验证,该设计单元在较少占用FPGA上计算资源的同时,快速、准确地进行手写数字识别.
文献关键词：
卷积神经网络;FPGA;高层次综合;嵌入式平台
中图分类号：
作者姓名：
尹震宇;徐光远;张飞青;徐福龙;李兴滢
作者机构：
中国科学院 沈阳计算技术研究所,沈阳110168;中国科学院大学,北京100049
文献出处：
引用格式：
[1]尹震宇;徐光远;张飞青;徐福龙;李兴滢-.面向Zynq平台的卷积神经网络单元设计与实现)[J].小型微型计算机系统,2022(02):231-235
A类：
B类：
Zynq,网络单元,单元设计,CPU,GPU,生产现场,场部,存在困难,ARM,嵌入式平台,算力,过充,FPGA,并行计算,卷积层,层进,高层次综合,High,Level,Synthesis,HLS,行卷,池化,设计单元,上计,计算资源,手写数字识别
AB值：
0.33658
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