典型文献
基于ZYNQ的卷积神经网络加速器设计
文献摘要：
针对卷积神经网络在嵌入式系统需要耗费大量计算资源、计算复杂度高等问题,提出一种基于ZYNQ系列FPGA的加速方法.通过HLS工具对卷积神经网络加速器进行设计,提出相邻层位宽合并和权重参数重排序的策略实现数据传输的优化,利用卷积分解、并行展开充分发挥FPGA并行计算的优势.为验证卷积神经网络加速器的加速效果,将YOLO目标检测模型进行部署.实验结果表明,在PYNQ-Z2上达到了39.39 GOP/s的计算性能,是intel i5-2400 CPU的3.4倍,是ARM-Cortex A9 CPU的147.5倍.在相同FPGA平台上与之前的工作相较也有更高的性能.
文献关键词：
卷积神经网络(CNN);现场可编程门阵列(FPGA);高层次综合(HLS);硬件加速器;目标检测
中图分类号：
作者姓名：
吴健;顾明剑;曾长紊;邵春沅;范余茂
作者机构：
中国科学院 上海技术物理研究所,上海 200083;中国科学院 上海技术物理研究所红外成像与探测重点实验室,上海 200083;中国科学院大学,北京 100049;中国科学院 上海技术物理研究所 苏州研究院,江苏 苏州 215000
文献出处：
引用格式：
[1]吴健;顾明剑;曾长紊;邵春沅;范余茂-.基于ZYNQ的卷积神经网络加速器设计)[J].计算机工程与设计,2022(06):1572-1581
A类：
B类：
ZYNQ,卷积神经网络加速器,加速器设计,嵌入式系统,耗费,计算资源,计算复杂度,FPGA,加速方法,HLS,层位,数重,重排序,数据传输,并行计算,速效,YOLO,目标检测模型,行部,PYNQ,Z2,上达,GOP,intel,i5,CPU,ARM,Cortex,A9,现场可编程门阵列,高层次综合,硬件加速器
AB值：
0.350855
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